Pipelined MIPS Lite CPU

Pipelined MIPS - Lite CPU

這是2007年的作品，其中包含解決了三種Hazard 問題及完整DataPath，當時是使用Modelsim，VCS能不能過我就不知了，沒測過，不過初學Modelsim比較合適 。

為了驗證Verilog ，當時還寫了一個小的C Compiler，可宣告變數，轉成 Assembly後，再轉成Binary for MIPS，以解決必需手動大量產生Test Bench，的窘境，至少寫個梯型公式......是沒問題的。

• Structural Hazard
• Control Hazard
• Data Hazard

Document:

• https://docs.google.com/fileview?id=0ByhRgrqRcFnLZmZlYTY2MDktNDJhZS00ZWVkLThlNmItN2Q3NGJiNGRkYWM3&hl=zh_TW
• 請勿要求太深入的Technical support，因目前工作及學業，極其異常忙錄，不太有時間回頭看Code。