Arm Integrated 的實驗

2008/6/21(六) 天氣熱
今天跟Stenly 兩個人到實驗室做 Arm Integrated 的實驗

• 架好Arm Integrated.
• 寫好 Software Code.
• 寫好 Verilog , synthese 後燒到 FPGA上.
  

架設Arm Integrated.

• 首先確認 Multi-ICE.
• PC要裝好Multi-ICE driver.
• 確認 Print Cable 是好的，ICE是好的。
• Run multi-ice server, 可以抓到Core module及LM module.
• 要燒錄LM module 時，PIN要短路。

• Verilog 燒錄到FPGA上時，有幾個問題
• Arm Integrated在早上，跑起來是OK的，在未更新FPGA code的狀況下，同樣的SW code 到了下午竟然跑不出來，AXD Running stat 無法停止。
  

• 原先的構想( 修改原本的JPEG Lab，將 Quantization 作進DCT之後，有時間再改成Pipeline )
• 不過遇到不少問題，最後到晚上完成的版本，修改JPEG.c Quantization 只作U、V，Y暫時先不做，Y先用Software作，如果錯誤至少可以取得正確的影像輪廓。

問題：

• 兩台Arm Interated ，有一台不正常，在Multi-ICE下 抓到CM 是 unknow，而另一台是ARM920T
• 一張BMP 256x256 pixel 影像如果直接餵進MYIP，Reg 使用量太大，如果放入SRAM，又遷扯到兩件事
1. MYIP <---> SRAM，存取BUS時，是否跟 CPU <---> DRAM 共用BUS，這點還沒澄清，如果ARM Integrated 共用BUS，這樣就不太有意義了。
2. 若BUS獨立，MYIP 讀取SRAM需要有Arbiter，目前沒armbiter IP，還要再寫一個Arbiter。

• 寫的verilog 燒進FPGA，不能Debug，稍微寫大一點就頭痛了，回歸到問題點，還是要回到modelsim，而且MYIP 要從modelsim 打testbench極麻煩，相當於寫一個簡單的arm VIP，而單純的測DCT 又無法測到新增加的code，要加新的功能似乎驗證時間 > 加新功能。
• 整個程式流程牽涉到這些軟體：Xilinx ISE、AXD、Modelsim、armlink、Multi-ICE。
• AXD 要抓 Multi-ICE Server時要注意，防毒軟體的Firewall 要記得關，這個沒關會抓不到Multi-ICE Server的RPC.
• 今天的實驗搞到晚上11點還是沒結果，今天有一半的時間在搞硬體，不太穩定的感覺，要趕火車了，搞到一整天，Arm Integrated好像掛了，拿最一開始老師給的Code跑，Integrate 還是卡死在裡面，時間來不及查問題，又抱還給學長了。