SystemVerilog Verification Environment

Class: SystemVerilog_Verifily
Date: 2008/04/10 (Wen)
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Professor : 朱守禮 (Slo-Li Chu) slchu@cycu.edu.tw
Course Description: SystemVerilog Verification Environment

當天戰鬥力: 50%
吸收度: 40%
Experience:

精神很差，上到想睡覺，還好今天課上不多，後半段在做Lab1 ，Router.v 那個範例。

• 寫一個Interface及Interface 對應的 TestBench。
• 利用$value $plusargs SystemTask 動態傳參數。
• Interface 引入了OO 的概念，連posedge這類的都內包，更改設計只要改Interface，外接元件可不動Code。
• ##num 可以做延遲動作，但僅限於 non0blocking assignment.
• 在用DVE時有個奇怪的現像，只能看到Interface的Signal，以外的東西都是紅色的看不到，這是比較怪的地方，雖然只要看Interface就好，不過還是怪怪的，因為那邊還是有訊號，而且連CLK 都是紅的，不知道是不是有問題。

下課時問了耕學學長，好不容易Compile 過的CPU Code，再Simulation 時又錯，原來是Quartus要用Wave 檔去餵，而不像Modelsim 另寫一隻TestBench，好不容易弄出來回頭看Compile 資訊 LE是 1，天呀！ Quartus II 本身要Debug 不容易，還是要回到Modelsim 去看，雖然Code 在Modelsim 能跑，不過太多的 knowhow，出了很多Multi-drive 的問題，回頭再拿上學期的MIPS CPU 修修。

實在是太多Tool了，一門課有兩三種Tool，一星期三四門課，Tool 都學不完了。決定要放棄一些，不然每個tool都要摸熟我看我頭髮都白了。朝Design tool 好了，Verification的tool比較貴，又抓不到，Design的用的比較多，呵呵~~